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IBM POWER6细节曝光 核心频率最高5GHz
 
    就在英特尔和AMD还在为其各自的四核处理器相持不下的时候，IBM透露了其下一代POWER6处理器的部分技术细节。处理器大战进一步升级。
   
    　　IBM透露POWER6主要技术特性
   
    　　IBM公司的Brad McCredie博士在微处理器论坛上继续透露了POWER6方面的细节，他讨论了微架构的诸多一般特性，但没有透露诸多具体细节。可能要等到2007年国际固态电路大会(ISSCC，明年2月在美国旧金山召开)才会全面透露微架构。不过从已透露的细节来看，POWER6显然继承了前几代产品的许多特点，不过在其他方面也作了重大改进。
   
    　　POWER6的目标是达到4GHz到5GHz的频率，采用IBM的65纳米绝缘硅(SOI)工艺、10层金属片而制造。与90纳米工艺相比，在一定的功率下，性能提高了30%，这主要是由于使用了应变硅技术。IBM的65纳米工艺提供了0.65微米的高性能SRAM单元和0.4微米的单元以提高密度。存储阵列单元使用了与逻辑元件相比较低的电压，以减少功耗。据大家所说，IBM非常注重POWER6的芯片设计，以此提高频率；而以前的设计却全面依赖自动化工具和逻辑设计。这有助于解决IBM为什么得以显著提高频率，但还是难以相信以前从未进行这样的优化。从竞争定位的角度来看，明明可以把性能提高2倍，却没有这么做，这似乎是不合理的。
   
    　　与前两代产品一样，POWER6着重于系统架构事关重大的大系统环境。每个POWER6微处理器单元(MPU)作为2路单芯片多处理器(CMP)设计来实现，340平方毫米的一块芯片上集成了两个同步多线程处理器以及每个核心都有的专用二级高速缓存。至于高档型号，四个POWER6 MPU将封装在一个多芯片模块(MCM)内，另外还有四个三级全相联高速缓存(victim cache)，每个大小是32MB。
   
    　　POWER6有极高带宽可提供给处理器。在5GHz下，每个MPU都有300GB/s的带宽，大约80GB/s来自三级高速缓存、75GB/s来自内存、80GB/s来自MCM内总线、50GB/s来自远程处理器、20GB/s来自本地I/O。POWER6的带宽通常比POWER5+系统增加了一倍，这是由于频率提高、添加了一些新接口。POWE6的非核心功能其运行频率都是核心频率的一半，2GHz到2.5GHz之间；而各种POWER5+处理器的频率大约为0.8GHz到1.15GHz。
   
    　　POWER6另外还有一个内存控制器和MCM内的结构线路，从而把I/O频率从CPU频率的三分之一提高到了二分之一。每个内存控制器使用IBM的第三代同步内存接口连接到内存。与全缓冲DIMM一样，这些共存内存接口(SMI)芯片能够配置更大的内存空间、使用不同类型的内存(通常是款式较老的DDR提供容量，或者较新的DDR2/3提供带宽)。内存控制器和三级高速缓存都有不同的地址和数据总线(地址总线在图1中没有显示出来)，而互连结构和GX+ I/O总线复用寻址和数据总线。
   
    　　POWER6的系统架构完全经过了重新设计，比前几代产品先进得多。用于大系统的POWER5使用两条单向环(uni-directional ring)实现MCM内通信，而MCM间通信通过二维网状结构来进行。如图2所示，POWER6则使用了两层架构和新的一致性协议进行配对。每个POWER6 MCM组成了一个“单元”，全连接网络中最多可以排列8个单元。新的系统架构拥有比较低、比较稳定的时延。虽然低时延对提高性能而言必不可少，但稳定时延大大方便了操作系统(特别是Linux)进行管理。就POWER6系统而言，有三级时延：MPU本地、MCM本地和远程。相比之下，在大尺寸的POWER5+系统中，远程读取可能需要经历1到4个MCM间中继段(hop)、0到2个MCM内中继段。图2显示了这一点，使用不同颜色表示不同的时延级别：蓝色表示本地MPU、淡紫色表示同一个MCM上的MPU，而绿色、棕黄色、橙色和红色分别代表1到4个中继段。基于单元的架构的另一个优点是，每一个节点可以从网上断开，而不影响其他节点，这提高了系统的可用性和可服务性。
   
    　　从一开始，IBM设计的POWER6系统就具有极强的可配置性。通常每个周期传送8个字节的节点内总线可分成低端系统每个周期传送2个字节，而节点间总线也能每个周期传送4个字节。同样，两个集成的内存控制器每个周期都可以传送一半的字节，其中一个可以完全移除。外部的三级高速缓存是可选的，或者出现在MCM中，或者出现在外部配置中。IBM声称，所有这些选件旨在提供不同性价比的型号，以便更好地服务于客户。显然，有些工作负载可能根本无法放在高速缓存里面进行处理，客户可以订购功能精简的部件来节省费用。另一个因素可能是，IBM正试图通过重复使用遇到生产故障的设备来提高产量。譬如说，如果三级高速缓存不正确地接合到了MCM上，它可以作为“有价值的”产品重新封装。
   
    　　核心方面的变化
   
    　　虽然POWER6的微架构不同于前几代产品，但毫无疑问它承袭了最初在2000年宣布的POWER4核心。预计IBM会在ISSCC或者明年的HotChips大会上极其全面地讨论微架构，不过在此期间，有些细节已经在微处理器论坛上进行了公布。IBM声称，POWER6的性能大约比POWER5提高了一倍。实现手段是，将频率和带宽翻一番，同时保持了同样的流水线深度，另外对微架构作了许多逐步改进。
   
    　　POWER6的基本流水线其级数与POWER5一样多，不过针对不同阶段重新进行了平衡。最重要的是，相关的算术逻辑单元(ALU)操作如今可以持续执行，这就消除了原先的POWER4/5架构存在的一个缺陷。这就简化了无序调度，可能是指令发送/分派阶段在POWER6里面使用2个周期(POWER5使用4个周期)的原因。McCredie博士略带提到了其他变化，但没有进一步详细介绍。
   
    　　正如今年初在ISSCC上透露的那样，POWER6的一级数据高速缓存(L1D)增加了一倍，增至64KB；联合并行处理也增加到了8路。因而， L1D时延增加到了4个周期，而POWER5及大多数其他高性能MPU却是3个周期。正如前文猜测的那样，POWER6包括两个4MB大小的专用二级高速缓存。尽管高速缓存是专用的，却有一个快速输出缓冲器(cast-out buffer)，这便于两者之间快速通信，而不涉及三级高速缓存或者主内存。众所周知，如果一切都一样，共享高速缓存可以提供更高性能。不过在POWER6的情况下，并非一切都一样。尤其是，物理设计方面的因素比微架构的巧妙性来得重要。8MB的二级高速缓存太大了，在所需的带宽下，无法在目标存取时间内探测到它。因而，高速缓存被一分为二。三级高速缓存也得到了改进，因为它抛弃了POWER5+里面使用的分区技术；这就加大了三级高速缓存的实际尺寸，只需要极小成本。高速缓存的许多这些细小改进，尤其是提高了联合并行处理能力，对多线程执行极其有利，并且帮助IBM对POWER6里面的同步多线程(SMT)实现了比前几代产品更大幅度的提升。
   
 
 

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